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2JESD204协议分层结构如下JESD204B链路建立过程如下JESD204B详细建立步骤如下步骤1代码组同步CGS步骤2初始通道对齐ILAS步骤3用户数据传输正常数据传输开始持续监控链路状态JESD204B具体应用领域1、无线通信基础设施如下应用优势支持大规模MIMO系统高采样率满足5G宽带需求多通道同步支持相控阵列2、航空航天与国防如下应用优势高可靠性抗干扰能力强支持高速数据采集和处理适用于恶劣环境3、医疗影像设备如下应用设备MRI磁共振成像超声成像系统CT扫描仪4、测试与测量仪器如下FPGA实现JESD204B的优势概括1、架构灵活性如下2、主要优势对比如下FPGA实现JESD204B的优势详解1、并行处理能力如下优势同时处理多个数据通道实现真正的并行处理。2、定制化信号处理如下优势在数据进入系统前完成预处理降低后端处理负担。3、低延迟设计如下优势适用于需要快速响应的实时系统。官方有Example为何要用你这个Xilinx官方的确有JESD204B IP核的Example例程然后呢你看得懂吗你会照着模仿做自己的项目吗如果你会那么请划走如果你不会不妨看看下面的聊天记录这位朋友用了我的JESD204B参考工程感觉少走了一年的弯路。。。工程概述本设计使用Xilinx系列FPGA为平台基于纯verilog实现的JESD204B协议实现AD9208数据收发旨在为读者提供一套精简版的、基于JESD204B协议的的数据收发架构首先在由示波器产生正弦波或者使用其他信号源输入AD9208转接板AD9208实现模数转换后将双通道AD数据通过FMC高速连接器发送到FPGA开发板的GT高速BANK然后调用纯verilog实现的JESD204B物理层实现并行AD数据与高速低压差分串行数据接口的转换并输出并行数据然后调用纯verilog实现的JESD204B链路层实现JESD204B协议层解码功能数据链路层由解码模块和控制模块两个部分构成然后调用纯verilog实现的JESD204B传输层实现数据帧解析和格式转换完成解码解码后的数据送入纯verilog实现的FIFO实现位宽转换和时钟域转换然后数据送入纯verilog实现的DMA模块实现数据搬运搬运到FPGA开发板板载DDR3中缓存然后vitis软件端控制DMA读取AD数据通过串口打印或者通过IIO服务发送到上位机做后续处理针对市场主流需求本博客设计并提供1套工程源码具体如下工程源码1开发板FPGA型号为Xilinx–Virtex UltraScale±-xcvu9p-flga2104-2L-e首先在由示波器产生正弦波或者使用其他信号源输入AD9208转接板AD9208实现模数转换后将双通道AD数据通过FMC高速连接器发送到FPGA开发板的GTH高速BANK然后调用纯verilog实现的JESD204B物理层实现并行AD数据与高速低压差分串行数据接口的转换并输出并行数据然后调用纯verilog实现的JESD204B链路层实现JESD204B协议层解码功能数据链路层由解码模块和控制模块两个部分构成然后调用纯verilog实现的JESD204B传输层实现数据帧解析和格式转换完成解码解码后的数据送入纯verilog实现的FIFO实现位宽转换和时钟域转换然后数据送入纯verilog实现的DMA模块实现数据搬运搬运到FPGA开发板板载DDR4中缓存然后vitis软件端控制DMA读取AD数据通过串口打印或者通过IIO服务发送到上位机做后续处理本博客详细描述了FPGA纯verilog实现AD9208协议实现AD9208数据收发的设计方案工程代码可综合编译上板调试可直接项目移植适用于在校学生、研究生项目开发也适用于在职工程师做学习提升可应用于医疗、军工等行业的高速接口或图像处理领域提供完整的、跑通的工程源码和技术支持工程源码和技术支持的获取方式放在了文章末尾请耐心看到最后免责声明本工程及其源码即有自己写的一部分也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)若大佬们觉得有所冒犯请私信批评教育基于此本工程及其源码仅限于读者或粉丝个人学习和研究禁止用于商业用途若由于读者或粉丝自身原因用于商业用途所导致的法律问题与本博客及博主无关请谨慎使用。。。2、相关方案推荐我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目其实一直有朋友反馈说我的博客文章太多了乱花渐欲迷人自己看得一头雾水不方便快速定位找到自己想要的项目所以本博文置顶列出我目前已有的所有项目并给出总目录每个项目的文章链接当然本博文实时更新。。。以下是博客地址点击直接前往我这里已有的 GT 高速接口解决方案我的主页有FPGA GT 高速接口专栏该专栏有 GTP 、 GTX 、 GTH 、 GTY 等GT 资源的视频传输例程和PCIE传输例程其中 GTP基于A7系列FPGA开发板搭建GTX基于K7或者ZYNQ系列FPGA开发板搭建GTH基于KU或者V7系列FPGA开发板搭建GTY基于KU系列FPGA开发板搭建以下是专栏地址点击直接前往我这里已有的 JESD204 高速AD接口解决方案我的主页有FPGA JESD204 高速AD接口解决方案专栏有JESD204B、JESD204C等接口解决方案以下是专栏地址点击直接前往3、工程详细设计方案工程设计原理框图工程设计原理框图如下JESD204B 硬件设计架构JESD204B硬件设计实现AD9208芯片与FPGA之间的物理通道交互基于JESD204B协议其中AD9208采用FMC转接板形式与FPGA开发板实现物理连接MFC的HPC接口时钟完全右MFC转接板供给本设计采用外部时钟输入方式你也可以采用时钟晶振方式比如TI公司的LMK04828多路同源时钟实现JESD204B协议的可靠运行JESD204B硬件设计架构如下信号输入设备做测试时可采用示波器产生正弦波作为信号输入不再赘述AD9208芯片解读AD9208内部架构如下AD9208是一款双通道、14 位、3 GSPS 模数转换器 (ADC)。该器件具有片内缓冲器和采样保持电路确保实现较低的功耗、较小的封装尺寸和出色的易用性。该产品经过专门设计支持那些可对高达 5 GHz 带宽的模拟信号进行直接采样的通信应用场合。ADC 输入的 −3 dB 带宽为 9 GHz。AD9208 经过了全面优化采用小巧紧凑的封装可以提供宽泛的输入带宽、快速的采样速率、卓越的线性度以及较低的功耗。AD9208双通道 ADC 内核采用具有集成式输出纠错逻辑的多级差分流水线架构。每个 ADC 都配备了宽泛的带宽输入支持各种用户可选的输入范围。集成基准电压源简化了设计考虑事项。模拟输入和时钟信号是差分输入。ADC 数据输出通过交叉复用器从内部连接到四个数字下变频器 (DDC)。每个 DDC 包括多达五个级联信号处理级48 位变频器数控振荡器 (NCO)以及多达四个半带抽取滤波器。NCO 允许在通用输入/输出 (GPIO) 引脚上选择预置频段最多可以选择三个频段。通过 SPI 可编程配置文件可以在多个 DDC 模式之间选择 AD9208 的操作。AD9208除了 DDC 模块外AD9208 还配备了其他多种功能以简化通信接收器中的自动增益控制 (AGC) 功能。通过使用 ADC 的寄存器 0x0245 中的快速检测控制位可编程阈值检测器可以监测传入信号的功率。如果输入信号电平超过可编程阈值快速检测指示器会变高。由于此阈值指示器具有较低的延迟用户可以迅速调低系统增益从而避免 ADC 输入处出现超范围状态。除了快速检测输出功能外AD9208 还具有信号监测能力。信号监测模块提供正由 ADC 数字化的信号的附加信息。用户可以根据 DDC 配置和接收逻辑器件的可接受线速在各种单线、双线、四线和八线配置中配置基于子类 1 JESD204B 的高速串行化输出。此外还通过 SYSREF± 和 SYNCINB± 输入引脚支持多器件同步。AD9208 还提供了灵活的功耗减低选项可以在必要时大幅度降低功耗。所有这些功能均可通过一个 3 线串口接口 (SPI) 进行编程。AD9208 提供不含铅的 196 球状引脚 BGA 封装可以在 −40°C 至 85°C 的环境温度范围内工作。此产品受美国专利保护。请注意在整个数据手册中多功能引脚例如 FD_A/GPIO_A0可由整个引脚名称指定也可以由引脚的单一功能指定例如 FD_A当仅与该功能相关时。AD9208特性如下JESD204B子类 1编码串行数字输出支持每线高达 16 Gbps 的线速3 GSPS 时每通道的总功率为 1.65 W默认设置−2 dBFS 幅度、2.6 GHz 输入时的性能SFDR 70 dBFSSNR 57.2 dBFS−9 dBFS 幅度、2.6 GHz 输入时的性能SFDR 78 dBFSSNR 59.5 dBFS集成式输入缓冲器噪声密度 −152 dBFS/Hz0.975 V、1.9 V 和 2.5 V 直流电源供电9 GHz 模拟输入全功率带宽 (−3 dB)用于高效 AGC 实施的幅度检测位每个通道具有 2 个集成式宽带数字处理器48 位 NCO4 个级联半带滤波器相位相干 NCO 切换提供多达 4 个通道串口控制具有除以 2 和除以 4 选项的整数时钟灵活的 JESD204B 线配置片內抖动纯verilog实现的JESD204B 物理层方案JESD204B物理层采用纯verilog代码实现注意这里的纯verilog指的是非Xilinx原语部分里面包含了GTEX2_COMMON和GTXE2_CHANNELGTX为例原语实现JESD204B物理层即实现并行AD数据与高速低压差分串行数据接口的转换。纯verilog实现的JESD204B物理层方案特性如下1、纯verilog代码实现适用于Xilinx 7系列、Ultrascale和Ultrascale系列FPGA2、支持Xilinx系列的GTXE2、GTHE3、GTHE4、GTYE4高速收发器原语3、最高可支持到单Lane 32.75Gbps线速率根据选择的GT原语类型而定4、与Xilinx的JESD204 PHY IP核相比简化了高速收发器配置流程可任意修改底层代码缺点是需要对高速收发器底层十分了解否则很难精准配置5、预留了高速收发器的COMMON、CHANNEL和Eye-Scan的DRP配置接口并转换为AXI4-Lite接口可通过软件实现高速收发器线速率的动态配置6、支持8B10和64B66B编解码协议纯verilog实现JESD204B物理层方案设计架构如下纯verilog实现JESD204B物理层方案源码架构如下关于这个纯verilog实现JESD204B物理层方案IP的详细配置和使用博主专门写了一个文档并放在了资料包中如下纯verilog实现的JESD204B 数据链路层方案JESD204B数据链路层采用纯verilog代码实现实现JESD204B数据链路层解码功能。数据链路层由解码模块和控制模块两个部分构成纯verilog实现的JESD204B数据链路层方案特性如下1、纯verilog代码实现适用于Xilinx 7系列、Ultrascale和Ultrascale系列FPGA2、支持JESD204B和JESD204C3、支持JESD204子类0和14、确定性延迟用于子类1操作5、支持AXI4-Lite动态配置6、支持事件、中断7、8B/10B模式下的最大带宽15 Gbps8、64B/66B模式下的最大带宽32 Gbps9、低延迟10、每个独立的Lane可启用/禁用纯verilog实现JESD204B数据链路层方案设计架构如下纯verilog实现JESD204B数据链路层解码模块方案代码架构如下纯verilog实现JESD204B数据链路层控制模块方案代码架构如下关于这个纯verilog实现JESD204B链路方案IP的详细配置和使用博主专门写了一个文档并放在了资料包中如下纯verilog实现的JESD204B 传输层方案JESD204B传输层采用纯verilog代码实现实现JESD204B接收数据帧解析和格式转换功能。该JESD204B传输层方案特性如下1、纯verilog代码实现适用于Xilinx 7系列、Ultrascale和Ultrascale系列FPGA2、支持JESD204B和JESD204C3、支持AXI4-Lite动态配置纯verilog实现JESD204B传输层方案设计架构如下JESD204B数据传输层负责在AD9625 JESD204B接口中进行数据格式的映射和解映射即根据ADC芯片数据手册调整关于这个纯verilog实现JESD204B传输层方案IP的详细配置和使用博主专门写了一个文档并放在了资料包中如下PL端逻辑工程源码架构提供1套工程源码以工程源码1为例工程Block Design设计如下提供1套工程源码以工程源码1为例综合后的工程源码架构如下PS端软件工程源码架构PS端软件代码架构PS端软件工程源码架构如下软件程序流程图程序流程图如下PS端代码功能简单来说PS端代码构建的一个高带宽、双通道同步数据采集系统其核心工作流程是1、搭建精密时钟树用单颗HMC7044产生所有同步时钟这是多通道、多芯片JESD204B系统的关键。2、初始化双ADC执行特定的上电序列来启动两片高速ADC。3、建立双数据通道并行配置两套独立的JESD204B接收链路。4、统一数据采集通过一个DMA控制器将双路数据流合并采集到内存。5、提供服务通过IIO框架同时暴露两个数据源或进行清理后结束。它的设计体现了多通道同步采集系统的典型架构集中时钟、并行链路、统一采集。相较于之前的AD9656系统它在时钟复杂度、通道数和数据带宽上都显著提升。PS端代码主要功能模块详解1、AD9208芯片驱动层 (ad9208.h/c)作用控制AD9208 ADC芯片。通过SPI和GPIO配置其复杂功能是双通道3GSPS高性能ADC。关键特性数字下变频代码中为每个ADC配置了一个DDC通道设置70 MHz的NCO和2倍抽取可将特定频段搬移至基带。测试模式test_mode_ch1 分别设置为RAMP斜坡和ONE_ZERO_TOGGLE0/1交替用于验证链路。初始化的特殊操作代码中调用ad9208_initialize()后立即调用ad9208_remove()这通常是为了执行一次软复位或确保芯片从特定状态唤醒是此类高速ADC常见的启动序列。2、时钟生成与分配模块 (HMC7044)作用作为整个系统的时钟心脏为双ADC系统和FPGA收发器提供多路高精度、相位同步的时钟和SYSREF信号。芯片HMC7044一款高性能的JESD204B时钟芯片内置PLL和抖动消除器。复杂配置代码中配置了8个输出通道分别为通道0 2提供1分频高频时钟给两个ADC作为采样时钟。通道1 3提供512分频的SYSREF给两个ADC用于JESD204B链路确定性延迟。通道8 9提供分频后的参考时钟给FPGA收发器。通道10 11提供SYSREF给FMC连接器可能用于同步其他板卡。3、JESD204B高速串行链路与FPGA收发器模块作用建立并维护双通道ADC芯片与FPGA逻辑之间的高速串行数据通道。双路设计代码中为两个ADC独立配置了 rx_0_ 和 rx_1_ 两套完全相同的链路收发器、JESD接收器实现了并行数据采集。关键参数lane_rate_khz 15,000,00015 Gbpsref_rate_khz 750,000device_clk_khz 375,000这些参数根据JESD标准公式与ADC采样率3 GSPS和配置M2, L8, NP16等严格计算得出。4、FPGA数据路径与DMA控制器模块作用在FPGA侧并行接收两路JESD数据并高效地将合并后的数据搬运至内存。双ADC接口核axi_adc_core 有两个实例rx_0_adc, rx_1_adc分别对应两个物理ADC芯片的数据流。DMA控制器只有一个 rx_dmac 实例。它在初始化时计算总数据尺寸(rx_1_adc-num_channels rx_0_adc-num_channels) * sizeof(uint16_t)表明它将两路ADC的数据在内存中连续存放。axi_dmac_transfer_start 启动从FPGA到DDR的批量传输。5、工业I/O框架 (IIO Framework) - 可选项作用当定义 IIO_SUPPORT 宏时启动IIO守护进程同时管理两个ADC设备。双设备管理start_iiod 函数初始化两个 iio_axi_adc_desc并将它们注册为独立的IIO设备“axi_adc0” 和 “axi_adc1”。它还将DDR内存缓冲区平均分割分别分配给两个设备用于数据读写实现了资源的独立管理。6、严谨的错误处理机制代码后半部分error_1 到 error_11展示了典型的“瀑布式”错误恢复。如果后续阶段初始化失败会通过 goto 语句跳转按与初始化相反的顺序依次关闭和释放之前已成功初始化的所有硬件资源确保系统在任何失败点都能安全退出不会遗留硬件处于未定义状态。4、vivado工程源码1详解–VU9P版本开发板FPGA型号Xilinx–Virtex UltraScale±-xcvu9p-flga2104-2L-eFPGA开发环境Vivado2022.2AD输入AD9208DA输出串口打印或串口输出到上位机数据交互接口JESD204BJESD204B物理层方案纯verilog实现的JESD204B物理层JESD204B链路层方案纯verilog实现的JESD204B链路层JESD204B传输层方案纯verilog实现的JESD204B传输层JESD204B使用高速收发器类型GTH工程作用让读者掌握FPGA基于JESD204B实现AD9208数据收发的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下5、工程移植说明vivado版本不一致处理1如果你的vivado版本与本工程vivado版本一致则直接打开工程2如果你的vivado版本低于本工程vivado版本则需要打开工程后点击文件–另存为但此方法并不保险最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本3如果你的vivado版本高于本工程vivado版本解决如下打开工程后会发现IP都被锁住了如下此时需要升级IP操作如下FPGA型号不一致处理如果你的FPGA型号与我的不一致则需要更改FPGA型号操作如下更改FPGA型号后还需要升级IP升级IP的方法前面已经讲述了其他注意事项1由于每个板子的DDR不一定完全一样所以MIG IP需要根据你自己的原理图进行配置甚至可以直接删掉我这里原工程的MIG并重新添加IP重新配置2根据你自己的原理图修改引脚约束在xdc文件中修改即可3纯FPGA移植到Zynq需要在工程中添加zynq软核6、上板调试验证准备工作需要准备的器材如下AD9208子卡FPGA开发板AD9208数据收发效果演示将AD9208子卡连接FPGA开发板的FMC-HP接口如下然后打开vitis下载程序具体演示这里不方便展示敬请见谅7、工程代码的获取代码太大无法邮箱发送以某度网盘链接方式发送资料获取方式文章末尾的V名片。网盘资料如下此外有很多朋友给本博主提了很多意见和建议希望能丰富服务内容和选项因为不同朋友的需求不一样所以本博主还提供以下服务